基于状态机的IIC协议实现

jwl

拿到了小脚丫的板子，写了一个IIC作为简单测试程序。给小伙伴们参考参考
好像ultraedit和帖子的代码不太兼容，有些地方比较夸张的裂开了，请忽视这些细节

发送端部分：

1. /*
   
2.         数据发送端----------------------> IIC总线
   
3.                                            ------------------
   
4.                                           |                       |
   
5.                                  sclk->|                       |->scl
   
6.                                   rst->|                        |
   
7.                       data[3:0]=>|                        |->sda
   
8.                                          |                         |
   
9.                                 ack<-|                         |
   
10.                                             ------------------
    
11. */
    
12. 
    
13. module IICsender(
    
14.         input wire sclk,
    
15.         input wire rst,
    
16.         input wire [3:0] data,
    
17.         output reg ack,                //主机中断
    
18.         output reg scl,
    
19.         output reg sda
    
20. );
    
21.         
    
22.         reg [6:0] state;
    
23. /*        reg clk, clk_inv;*/
    
24.         
    
25.         parameter
    
26.                 Idle = 7'b0000001,
    
27.                 Start= 7'b0000010,
    
28.                 Bit4 = 7'b0000100,
    
29.                 Bit3 = 7'b0001000,
    
30.                 Bit2 = 7'b0010000,
    
31.                 Bit1 = 7'b0100000,
    
32.                 Stop = 7'b1000000;               
    
33.                
    
34. //scl信号的产生，为sclk二分频               
    
35.         always @(posedge sclk)
    
36.                 begin
    
37.                         if (rst)
    
38.                                 scl <= 0;
    
39.                         else
    
40.                                 scl <= ~scl;
    
41.                 end
    
42.         
    
43. //状态机及输出逻辑
    
44.         always @(negedge sclk) begin
    
45.                 if (rst)
    
46.                         begin
    
47.                                 sda <= 1;
    
48.                                 ack <= 0;
    
49.                                 state <= Idle;
    
50.                         end
    
51.                 else
    
52.                         case (state)
    
53.                                 Idle:
    
54.                                         if (ack && scl) begin state<=Start; ack<=1; sda<=0;end
    
55.                                         else begin state<=Idle; ack<=1; sda<=1;end
    
56.                                 Start:
    
57.                                         if (ack && !scl) begin state<=Bit4; ack<=0; sda<=data[3];end
    
58.                                         else begin state<=Start;ack<=1;end
    
59.                                 Bit4:
    
60.                                         if (!scl) begin state<=Bit3; sda<=data[2];end
    
61.                                         else state<=Bit4;
    
62.                                 Bit3:
    
63.                                         if (!scl) begin state<=Bit2; sda<=data[1];end
    
64.                                         else state<=Bit3;
    
65.                                 Bit2:
    
66.                                         if (!scl) begin state<=Bit1; sda<=data[0];end
    
67.                                         else state<=Bit2;
    
68.                                 Bit1:
    
69.                                         if (!scl) begin state<=Stop; sda<=0;end
    
70.                                         else state<=Bit1;
    
71.                                 Stop:
    
72.                                         if (scl) begin state<=Idle; sda<=1;end
    
73.                                         else state<=Stop;
    
74.                         endcase
    
75.         end        
    
76. 
    
77. endmodule
    

复制代码

接收端部分：

1. /*
   
2.         IIC总线        --------------------->数据接收端                                                                        
   
3.                                         ------------------
   
4.                                        |                      |
   
5.                                scl->|                       |<-rst
   
6.                                        |                      |
   
7.                                        |                       |->ack
   
8.                              sda->|                        |->finish
   
9.                                       |                        |=>data[3:0]         
   
10.                                         ------------------
    
11. */
    
12. 
    
13. module IICreceiver(
    
14.         input wire scl,
    
15.         input wire sda,
    
16.         input wire rst,
    
17.         output wire [3:0] data,
    
18.         output reg ack,                                        //开始接收中断
    
19.         output reg finish                                //接收完成中断
    
20.         );
    
21.         
    
22.         parameter
    
23.                 Idle  = 6'b000001,
    
24.                 Bit4  = 6'b000010,
    
25.                 Bit3  = 6'b000100,
    
26.                 Bit2  = 6'b001000,
    
27.                 Bit1  = 6'b010000,
    
28.                 Stop  = 6'b100000;
    
29. 
    
30.         reg [5:0] state=Idle;
    
31.         reg StartFlag, StopFlag;
    
32.         reg [3:0] data_tmp;
    
33. 
    
34. //开始检测电路        
    
35.         always @(negedge sda)        
    
36.                 if (scl)
    
37.                         StartFlag <= 1;
    
38.                 else
    
39.                         StartFlag <= 0;
    
40. 
    
41. //结束检测电路               
    
42.         always @(posedge sda)
    
43.                 if (scl)
    
44.                         StopFlag <= 1;
    
45.                 else
    
46.                         StopFlag <= 0;                        
    
47. 
    
48. //状态机迁移        
    
49.         always @(posedge scl)
    
50.                 if (rst)
    
51.                         begin
    
52.                                  ack <= 0;
    
53.                                  finish <= 0;
    
54.                                  state<= Idle;
    
55.                                  data_tmp <= 4'bzzzz;
    
56.                         end
    
57.                 else
    
58.                         case (state)
    
59.                                 Idle:
    
60.                                         if (StartFlag) begin state<=Bit4;data_tmp[3]<=sda;ack<=1;end
    
61.                                         else state<=Idle;
    
62.                                 Bit4:
    
63.                                         if (ack) begin state<=Bit3;data_tmp[2]<=sda;ack<=0;end
    
64.                                         else state<=Bit4;
    
65.                                 Bit3:
    
66.                                         begin state<=Bit2;data_tmp[1]<=sda;end
    
67.                                 Bit2:
    
68.                                         begin state<=Bit1;data_tmp[0]<=sda;finish<=1;end
    
69.                                 Bit1:
    
70.                                         if (StopFlag) begin state<=        Idle;finish<=0;end
    
71.                                         else state<=Bit1;                        
    
72.                         endcase
    
73.                         
    
74.                 assign data = finish? data_tmp:4'bzzzz;
    
75. 
    
76. endmodule
    

复制代码

顶层测试模块

1. 
   
2. module IIC_top(
   
3.         input wire clk,
   
4.         input wire rst,
   
5.         input wire [3:0] send,
   
6.         output wire [3:0] receive,
   
7.         output wire receiveInt,                                        //开始接收中断
   
8.         output wire finish                                //接收完成中断
   
9. );
   
10.         wire sendInt,scl,sda;
    
11.         IICsender U1( .sclk(clk), .rst(rst),.data(send),.ack(sendInt),.scl(scl),.sda(sda));
    
12.         IICreceiver U2(.scl(scl), .sda(sda),.rst(rst),.data(receive),.ack(receiveInt),.finish(finish));
    
13. endmodule

复制代码

鸿鹄部落

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feixiang20

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