MODELSIM/仿真问题

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    学习FPGA下载了modelsim的同学们，学习modelsim仿真当中遇到了不少问题，针对同学们提出的问题明德扬整理了下面记录的modelsim仿真遇到的一些问题答疑进行汇总，需要更多学习问题的同学可以复制链接：http://www.mdy-edu.com/wentijieda/20210409/1215.html，也欢迎提出你的问题和解答！


【教程1】看波形图的方法，请看B站视频，一共才8分钟：https://www.bilibili.com/video/BV1yf4y1R7gH?p=44

【教程2】如果还想了解项目中是如何看波形的，可以看这个案例（要仔细看，要看细节，特别是老师如何对着代码和波形来看的）

https://www.bilibili.com/video/BV1yf4y1R7gH?p=51


【问题1】modelsim编译之后为啥按下simulate之后没有跳出波形添加的界面？

答：modelsim中的各个界面都可以再上方的View中找到，如果某个窗口不小心关掉，可以再view中找到，重新打开。


【问题2】当用modelsim在观察波形的时候，添加新的波形进去，发现没有数据，代码无改动，新添加的信号之前是有波形的，是什么原因？
答：当添加新的波形之后，需要复位，重新Run才可以的。


【问题3】按照MDY看波形的技巧：时钟上升沿前看输入信号，即信号等于1后，下一个时钟沿才检查到该信号为1。但我在仿真的时候，发现是信号变1的瞬间就检查到了。
答：该问题的解答，请看如下贴子：关于在仿真软件中计数器提前计数的问题http://www.mdy-edu.com/wentijieda/20210409/1211.html?1617952276


【问题4】如果修改modelsim显示的进制数？例如将数据以16进制显示。
答：选中该信号，右键，有一个radix选项，在该选项里可以选择要显示的方式。


【问题5】modelsim仿真的波形前面有的是0或1，有的是st0或st1。有什么区别？
答：0和1只表示高低电平，加上st还可以表示强度，也就是表示信号的驱动能力，定义为线网类型的，比如wire，都有默认的强度，一般是（st0，st1）

【问题6】编译出现:Error： D:/shumaguan/shumaguan_test.v(20):near“initial”；syntax error ,unexpected initial,expecting ' ; ' or ' , '
答：已经提示了错误的原因，以及位置，请在第20行前后去找，一般是缺少分号或者逗号，或者是写错了。


【问题7】在使用modelsim进行仿真的时候，如果包含有ip核，都需要添加那些文件？
答：需要添加测试文件、待仿真文件，还有ip核的仿真库文件。


【问题8】仿真时出现这样的提示：Error：E：/rtl/bcd_counter.v(19):   (vlog-2163) Macro`d0 is undefind
答：该提示一般是由于信号没有定义引起的，请到指定的错误行，找到相关的信号，然后再找到信号的定义，检查是否、类型定义是否正确、位宽是否正确。

【问题9】xilinx联合modelsim仿真时 修改比较少的时候有没有像altera里面的work restart run-all，我在library里面没有找到work选项。
答：在altera平台，默认使用的是work库，所以使用work restart run - all；在XILINX平台，默认使用的是xil_defaultlib库，所以使用 xil_defaultlib restart run - all。


【问题10】仿真时，提示如：port "clock"not found in the connected module(8th connection)答：该提示是说，例化代码时（上面提示前会提示哪一行出错），被例化的模块没有“clock”信号。上面是提示的意思，您要根据这个提示去检查，例如打开这个模块代码，看是否有clock信号，以及有没有可能拉写错误等。仔细检查了。


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