VIVADO软件交流【汇总贴】

mdyfpga

    在日常的学习中，学习群经常有学习FPGA的同学遇到学习难题，因此明德扬整理了同学们提出的VIVADO学习问题进行一个汇总，可以从这里找到您想要学习或疑惑的问题，然后进入对应的汇总贴进行学习，为方便您随时找到答案，需要更多的问题汇总请点击链接明德扬官网进行查找：http://www.mdy-edu.com/wentijieda/20210409/1208.html


【问题1】老师，什么情况下不用sdk?
答：只有纯逻辑设计，没有用到软核和ARM的时候，可以不用sdk。


【问题2】布线里route design跑很久，不知是什么回事？
答：
1.使用增量编译的方法，会节省一些时间。具体做法可以百度；
2.换一台性能更好的电脑。

【问题3】Unrouted nets:4 net(s) are unrouted .The problem bus(es) and/or net(s) are............

答：出现这个错误的原因一般是：xdc文件中的约束不正确或者冲突，解决方法如下
1、根据实际使用情况重新进行约束
2、在将IOB属性更改为TRUE

【问题4】ILA报如下错误，大概意思是有一些信号没有连接。
The debug port 'u_ila_0/probe4' has 1 unconnected channels (bits). This will cause errors during implementation
答：
1. 该报错是指ILA里有一些接口没有连接。您要检查一下例化时，是否全部的probe都已经连接了，尤其需要注意的是：里面的每个probe位宽都要正确，也就是probe的位宽和信号位宽要一样。

2. 在message界面显示的是之前残留的信息，需要点一次reset synthesis run，重新RUN一遍，查看最新的提示信息。

如果同学们的问题我们帖子里面没有的请第一时间联系我们对新问题进行补充！